JK触发器是一种基于电子器件构建的逻辑门电路，它可以在满足特定条件的情况下，将输入信号转换为持续输出信号。其功能描述为：当输入端信号为“1”时，与“1”相连的输出端输出“0”；当输入端信号为“0”时，与“0”相连的输出端输出“1”。同时，当输入端信号为“1”时，JK触发器会对原来的状态进行保持；当输入端信号为“0”时，则会切换到相反的状态。这种逻辑功能可应用于数字电路设计、计算机存储器等领域。
JK触发器是一种基本的时序电路，具有记忆功能。
它有两个输入端J和K，一个时钟输入端CLK，以及一个输出端Q和Q'。
JK触发器的功能描述为：当CLK为高电平时，若J、K都为低电平，则Q与前一状态保持一致；若J为高电平、K为低电平，则Q为高电平；若K为高电平、J为低电平，则Q为低电平；若J、K都为高电平，则状态翻转，即Q原来是高电平则变为低电平，反之亦然。
JK触发器常用于时序电路中，如计数器、状态机等，具有重要的应用价值。
