主要分偏移、抖动、占空比失真3点，对于低速设计，基本上不用考虑这些特征，但高速设计中时钟本身造成的时序问题非常普遍。
1.时钟偏移
时钟信号的延时与时钟线的长度及被时钟线驱动的时序单元的负载电容的个数有关，由于时钟线长度及负载不同，会导致时钟信号到达相邻两个时序单元的时间不同（差值），于是产生所谓的时钟偏移。时钟偏移是永远存在的。
为了消除这类现象发生，在FPGA设计中主要时钟信号应该走全局时钟网络以避免时钟偏移。该网络采用全铜工艺和树状结构，并设计了专用时钟缓冲和驱动网络，到所有的CLB、I/O单元和块RAM的偏移非常小，可忽略不计。
2.时钟抖动
抖动是时钟的一个重要参数，两个最常用的抖动参数称为周期抖动和周期间抖动。周期抖动一般比较大也比较确定，常由于第三方原因造成，如干扰、电源、噪声等。周期间抖动由环境原因造成，具有不确定性，满足高斯分布，一般难以跟踪。
时钟抖动永远存在，当其大到可以喝时钟周期相比拟时，必然会影响到设计时序。
3.时钟占空比失真
时钟占空比失真，即时钟不对称性，指信号在传输过程中由于变形，时延等原因脉冲宽度多发生的变化，该变化使有脉冲和无脉冲持续时间的比例发生改变。
现在的片外高速存储器（如DDR、DDRII）都采用双数据甚至多数据速率接口，在时钟的上升沿和下降沿都需要对数据采样，每次读或写操作至少有两拍时钟。在此类应用时，DCD会吞噬大量的时序裕量，造成数字信号的失真，使过零区间偏理想位置，向上或者向下移动。DCD通常是由信号的上升沿和下降沿之间时序不同造成。
4.时钟建立、保持时间
建立时间是指在触发器的时钟信号上升沿到来以前，数据稳定不变的时间。如果建立时间不够，数据将不能在这个时钟上升沿被打入触发器。保持时间是指是指在触发器的时钟信号上升沿到来以后，数据稳定不变的时间。如果操持时间不够，数据同样不能被打入触发器。
